J. Microelectron. Packag. Soc., 24(1), 35-43 (2017) https://doi.org/10.6117/kmeps.2017.24.1.035 Print ISSN 1226-9360 Online ISSN 2287-7525 35 TSV 기반 3 차원 소자의 열적- 기계적 신뢰성 윤태식· 김택수 † 한국과학기술원 기계공학과 Thermo-Mechanical Reliability of TSV based 3D-IC Taeshik Yoon and Taek-Soo Kim † Department of Mechanical Engineering, Korea Advanced Institute of Science and Technology (KAIST), 291, Daehak-ro, Yuseong-gu, Daejeon 34141, Korea (Received March 8, 2017: Corrected March 14, 2017: Accepted March 21, 2017) Abstract: The three-dimensional integrated circuit (3D-IC) is a general trend for the miniaturized and high-performance electronic devices. The through-silicon-via (TSV) is the advanced interconnection method to achieve 3D integration, which uses vertical metal via through silicon substrate. However, the TSV based 3D-IC undergoes severe thermo-mechanical stress due to the CTE (coefficient of thermal expansion) mismatch between via and silicon. The thermo-mechanical stress induces mechanical failure on silicon and silicon-via interface, which reduces the device reliability. In this paper, the thermo-mechanical reliability of TSV based 3D-IC is reviewed in terms of mechanical fracture, heat conduction, and material characteristic. Furthermore, the state of the art via-level and package-level design techniques are introduced to improve the reliability of TSV based 3D-IC. Key words: Through-Silicon-Via, Coefficient of Thermal Expansion, Thermal conductivity, Fracture, Reliability 1. 서 론 실리콘 기반 트랜지스터가 발명된 후 지난 반 세기 동 안, 반도체 집적회로는 무어의 법칙(Moore’s law) 에 따라 비약적인 성능 향상이 되어왔다. 미세 공정 기술의 발전 과 동시에 반도체의 집적도 또한 증가 되었으며, 최근 10 nm 급의 메모리 반도체가 양산에 성공하였다. 하지만 공정이 미세화 될수록, 패터닝 공정의 복잡성에 따른 수 율 감소 및 생산 비용이 증가하게 되며, 더욱이 반도체 및 유전체 재료 고유의 물리적인 한계에 직면하게 된다. 최근 고 집적회로를 만들기 위하여, 칩을 3 차원으로 적 층하는 방법이 활발히 연구 및 적용 되고 있다. 이러한 3 차원 적층된 칩의 경우, 단위 면적당 집적도를 적층 수에 비례하여 올릴 수 있으며, 전기적으로는 칩 간의 인터커 넥션 길이가 짧아지게 되어 신호 및 전력의 효율적인 전 달이 가능하다. 칩의 3 차원 적층을 위하여 와이어 본딩 1,2) , 플립 칩 3,4) side termination 5) 등의 기술을 사용하며, 최근 에는 TSV(Through Silicon Via)기술이 주목받고 있으며 중점적으로 개발되고 있다. TSV란, 두께 방향으로 형성된 실리콘 관통 비아를 이 용하여, 3 차원으로 적층된 칩들을 전기적으로 연결하는 기술을 말한다. 6-10) 동종 혹은 이종의 소자들이 적층될 수 있으며, 이를 통해 고 집적도를 가지는 소자 11,12) 및 다 기 능을 가지는 시스템(SiP, System in Package) 13-15) 을 구현 할 수 있다. 전기적인 관점에서는, 칩 간의 인터커넥션 길 이를 획기적으로 줄일 수 있으며, 이를 통해 고속 신호 전 달 및 전력 소모를 절약 할 수 있는 장점이 있다. TSV는 칩 내에 2차원 형태로 배열할 수 있으며, 따라서 1차원 형태로 배열된 와이어 본딩 보다 훨씬 높은 입/ 출력 밀도 를 가질 수 있다. TSV를 제작하기 위한 공정은 Fig. 1 과 같이, 1) 비아 천 공(Via drilling), 2) 비아 충진(Via filling), 3) 칩 접합(Chip/ wafer bonding), 4) 박막 화(thinning) 의 네 가지 공정으로 나눌 수 있다. 이때 비아 공정을 먼저 진행하느냐, 나중 에 진행하느냐에 따라 Via-first, Via-last 공정으로 분류 되 고 있다. 비아 홀을 형성하기 위한 공정인 비아 천공 과정은 주 로, Fig. 2와 같은 DRIE(Deep Reactive Ion Etching) 에 기 Corresponding author E-mail: tskim1@kaist.ac.kr © 2017, The Korean Microelectronics and Packaging Society This is an Open-Access article distributed under the terms of the Creative Commons Attribution Non-Commercial License(http://creativecommons.org/ licenses/by-nc/3.0) which permits unrestricted non-commercial use, distribution, and reproduction in any medium, provided the original work is properly cited. 특집: 3 차원 전자패키징 신뢰성